`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2019/10/22 08:15:13
// Design Name: 
// Module Name: test0
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module mux21_TOP_ver(
    input wire AA,
    input wire BB,
    input wire CC,
    output wire YY
    );
    
    mux21_block U1(
        .A(AA),
        .B(BB),
        .C(CC),
        .Y(YY)
    );
    
endmodule
